根據計劃，臺積臺積電最新的電n度揭N2（2nm）制程將于明年下半年開始量產，目前臺積電正在盡最大努力完善該技術，秘又以降低可變性和缺陷密度，塊晶從而提高良率。圓近

不久前，臺積一位臺積電員工最近對外透露，電n度揭該團隊已成功將N2測試芯片的秘又良率提高了6%，為公司客戶“節(jié)省了數十億美元”。塊晶

根據最新的圓近爆料稱，臺積電N2目前的臺積良率已經達到了60%。不過這些信息尚未得到進一步證實。電n度揭

而在上周于美國舊金山舉行的秘又 IEEE 國際電子設備會議（IEDM）上，臺積電研發(fā)和先進技術副總裁Geoffrey Yeap披露了有關其 N2制程工藝的塊晶更多細節(jié)。

據介紹，圓近N2制程在相同電壓下可以將功耗降低 24% 至 35%，或將性能提高15%，晶體管密度比上一代 3nm 工藝高 1.15 倍。而這些指標的提升主要得益于臺積電的新型全環(huán)繞柵極（GAA）納米片晶體管，以及 N2 NanoFlex 設計技術協(xié)同優(yōu)化和其他一些增強功能實現的。

其中，全環(huán)繞柵極納米片晶體管允許設計人員調整其通道寬度，以平衡性能和功率效率。

Geoffrey Yeap進一步解釋稱，N2是臺積電“四年多的勞動成果”，今天的 FinFET 晶體管的核心有一個垂直的硅片，而全環(huán)繞柵極納米片晶體管有一堆狹窄的硅帶。

這種差異不僅提供了對流經器件的電流的更好控制，還允許工程師通過制造更寬或更窄的納米片來生產更多種類的器件。

FinFET只能通過乘以器件中的翅片數量來提供這種多樣性，例如具有一個、兩個或三個翅片的器件。

但全環(huán)繞柵極納米片為設計人員提供了介于兩者之間的漸變選擇，例如相當于 1.5 個翅片或任何可能更適合特定邏輯電路的東西。

臺積電將該技術稱為 Nanoflex，允許在同一芯片上使用不同的納米片寬度構建不同的邏輯單元。即由窄器件制成的邏輯單元可能構成芯片上的通用邏輯，而那些具有更寬納米片、能夠驅動更多電流和更快開關的邏輯單元將構成 CPU 內核。

簡單來說，該技術使設計人員能夠開發(fā)具有最小面積和更高功率效率的窄單元，或為實現最佳性能而優(yōu)化的寬單元。

該技術還包括六個電壓閾值電平 （6Vt），范圍為 200mV，使用臺積電第三代基于偶極子的集成實現，同時具有 n 型和 p 型偶極子。

N2 制程在工藝和器件層面引入的創(chuàng)新不僅旨在通過細化片材厚度、結、摻雜劑活化和應力工程來提高晶體管驅動電流，還旨在降低有效電容 （Ceff） 以實現一流的能效。

總的來說，這些改進使 N 型和 P 型納米片晶體管的 I/CV 速度分別提高了約 70% 和 110%。

與 FinFET 晶體管架構相比，N2的全環(huán)繞柵極納米片晶體管在 0.5V 至 0.6V 的低電源電壓范圍內可提供明顯更好的每瓦性能，其中工藝和設備優(yōu)化將時鐘頻率提高了約 20%，并在 0.5V 工作時將待機功耗降低了約 75%。

此外，集成 N2 NanoFlex 和多閾值電壓 （multi-Vt） 選項，為高邏輯密度的節(jié)能處理器提供了額外的設計靈活性。

臺積電N2的晶體管架構和 DTCO 優(yōu)勢直接影響 SRAM 可擴展性，而近年來，前沿節(jié)點很難實現這一點。

借助 N2，臺積電成功實現了創(chuàng)紀錄的約 37.9Mb/mm2 的 2nm SRAM 密度。根據最新曝光的資料顯示，Intel 18A的SRAM密度約為31.8 Mb/mm2 ，顯然臺積電N2的SRAM密度更高。

同時也比N3制程提高了11%。而N3僅比自己的前代提高了6%。

除了創(chuàng)下創(chuàng)紀錄的 SRAM 密度外，臺積電N2還降低了其功耗。由于 GAA 納米片晶體管具有更嚴格的閾值電壓變化 （Vt-sigma），因此與基于 FinFET 的設計相比，N2 的大電流 （HC） 宏的最小工作電壓 （Vmin） 降低了約 20mV，高密度 （HD） 宏的最小工作電壓 （Vmin） 降低了 30-35mV。

這些改進使 SRAM 讀寫功能穩(wěn)定到大約 0.4V，同時保持穩(wěn)健的良率和可靠性。

除了新的晶體管外，臺積電N2還采用了全新的無屏障的全鎢中間線 （MoL,middle-of-line）層、后端布線 （BEOL,back-end-of-line） 和遠 BEOL 布線，將電阻降低了 20% 并提高了性能效率。

N2 的 MoL 現在使用無障礙鎢絲，將垂直柵極接觸 （VG） 電阻降低了 55%，并將環(huán)形振蕩器的頻率提高了約 6.2%。

此外，第一個金屬層 （M1） 現在在一個 EUV 曝光通道中創(chuàng)建，然后是一個蝕刻步驟 （1P1E），從而降低了復雜性，減少了掩模數量，并提高了整體工藝效率。

Yeap表示，優(yōu)化的 M1 采用新穎的 1P1E EUV 圖形，使標準電池電容降低了近 10%，并節(jié)省了多個 EUV 掩模。“總之，N2 MoL 和 BEOL RC 降低了約超過20%，為節(jié)能計算做出了重大貢獻。”

此外，N2 用于 HPC 應用的額外功能包括超高性能 MiM （SHP-MiM） 電容器，可提供約 200fF/mm2 的電容，這有助于通過減少瞬態(tài)電壓下降來實現更高的最大工作頻率 （Fmax）。

據臺積電稱，N2 技術具有具有平坦鈍化和 TSV 的新型 Cu RDL 選項，該選項針對面對面和面對面的 3D 堆疊進行了優(yōu)化，SoIC 鍵合間距為 4.5 μm，這將成為 AI、HPC 甚至移動設計的可用功能。

目前臺積電 N2 處于風險生產階段，并計劃于 2025 年下半年量產。

另一種被稱為 N2P 的工藝正在開發(fā)中。N2P 是 N2 的增強版本，預計將帶來5%的性能提升，具有完全的 GDS 兼容性。預計將于 2025 年完成資格認證階段，計劃于 2026 年量產。

對于客戶來說，隨著臺積電N2的量產，屆時2nm晶圓的代工報價可能將達到2.5萬-3萬美元/片(約合人民幣14.6萬-21.9萬元)，遠高于當前3nm晶圓約2萬美元/片的價格。

但是N2所能夠帶來的晶體管密度提升、性能提升或功耗降低則相對有限，再加上初期的良率問題，這也意味著一片12英寸2nm晶圓所能夠切出來的可用的單顆芯片的成本將會大幅提升，顯然這將會抑制可能客戶對于2nm制程的采用。

預計初期能夠用得起臺積電2nm制程的客戶只有蘋果公司、NVIDIA、AMD、高通和聯發(fā)科等少數頭部客戶，但是從產品規(guī)劃來看，英偉達和AMD在2026年可能都將不會采用2nm制程，相對來說蘋果、高通、聯發(fā)科則有可能會在2026年的旗艦芯片上采用。

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