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博通發(fā)布3.5D XDSiP芯片封裝：6000平方毫米龐然巨物

發(fā)布時間：2024-12-22 23:25:46 來源：下愚不移網(wǎng) 作者：娛樂

12月8日消息，博通博通發(fā)布了全新打造的發(fā)布封裝3.5D XDSiP封裝平臺，專門面向超高性能的芯片AI、HPC處理器，平方龐最高支持6000平方毫米的毫米芯片面積。

這相當(dāng)于大約八顆NVIDIA Blackwell架構(gòu)的巨物下一代旗艦芯片GB202，后者面積為744平方毫米。博通

博通3.5D XDSiP使用了臺積電的發(fā)布封裝CoWoS-L封裝技術(shù)，融合2.5D集成、芯片3D封裝，平方龐所以叫3.5D。毫米

它可以將3D堆棧芯片、巨物網(wǎng)絡(luò)與I/O芯粒、博通HBM內(nèi)存整合在一起，發(fā)布封裝構(gòu)成系統(tǒng)級封裝(SiP)，芯片最大中介層面積4719平方毫米，大約相當(dāng)于光罩面積的5.5倍，還可以封裝最多12顆HBM3或者HBM4高帶寬內(nèi)存芯片。

為了達成最高性能，博通建議分別設(shè)計不同的計算芯粒，然后采用F2F面對面的方法，借助混合銅鍵合(HCB)，將不同的芯粒堆疊在一起。

其中的關(guān)鍵在于使用無凸起HCB將上層Die與底層Die堆疊在一起，不再需要TSV硅通孔。

這么做的好處非常多：信號連接數(shù)量增加大約7倍，信號走線更短，互連功耗降低最多90％，最大化降低延遲，堆疊更加靈活。

博通計劃利用3.5D XDSiP封裝為Google、Meta、OpenAI等設(shè)計定制化的AI/HPC處理器、ASIC芯片，并提供豐富的IP，包括HBM PHY、PCIe、GbE甚至是全套芯粒方案、硅光子技術(shù)。

這樣一來，客戶可以專心設(shè)計其處理器的最核心部分，即處理單元架構(gòu)，無需考慮外圍IP和封裝。

博通預(yù)計首款產(chǎn)品將在2026年推出。

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